myFPGAFPGA 外部 DDR 存储接口入门：控制器、PHY 与校准
myfpga.com.cn 编辑部 · 2026-10-05
当片上 RAM 的容量无法满足系统需求时，设计可能需要外部 DDR 存储器。它可以提供更大的数据空间，但同时引入高速物理接口、时序校准和 PCB 布线等系统级工作。
控制器与 PHY 各自负责什么
FPGA 的外部存储接口通常由控制器和物理层（PHY）协同工作：
- 控制器：接收用户侧读写请求，按存储器协议安排命令、刷新和数据访问。
- PHY：处理 FPGA 与存储芯片之间的低层时序和电气接口，连接内部逻辑与外部 DDR 信号。
- 校准逻辑：在初始化过程中调整接口时序，使读写采样满足目标器件和板级连接的要求。
厂商 IP 对控制器、PHY 和用户接口的组合方式各有不同。可用接口协议、支持的 DDR 类型、数据宽度和器件范围取决于具体 FPGA 系列、工具版本及 IP 配置。
为什么启动时需要校准
DDR 数据选通与数据采样之间的时序窗口受到器件、频率和 PCB 走线等因素影响。控制器或 PHY 初始化时会运行与平台相关的校准流程，建立可用的读写时序关系。校准失败可能意味着器件配置、引脚规划、板级连接、电源或时序条件存在问题；具体诊断应依据器件和开发工具的状态信息进行。
校准通过只能说明该次初始化达到 IP 判定的条件，并不能替代完整的存储访问和系统负载测试。实际产品仍需结合目标速率、温度、电压和板卡条件验证稳定性。
设计前需要同步考虑的事项
- 器件与存储颗粒：确认 FPGA 系列、封装、存储器类型、容量、位宽和 IP 支持范围。
- 引脚与时钟规划：按照器件手册和工具规则分配专用接口资源及相关时钟。
- PCB 布线约束：遵循 FPGA 与 DDR 器件厂商针对目标拓扑的参考设计和布局布线指导。不能只靠 RTL 修复不满足物理要求的布线。
- 用户侧数据通路：理解控制器接口的突发、对齐、请求接受和返回延迟，按接口协议管理未完成事务及读写数据。
- 启动与异常处理：检查复位顺序、初始化完成状态、校准状态和错误报告，并规划系统在初始化失败时的行为。
- 端到端验证：在板上执行地址、数据模式、突发访问和持续运行测试，同时记录 IP 参数、工具版本、约束与实现报告。
片上与外部存储的选择
片上存储器通常具有较直接的逻辑访问方式，适合容量较小且需要贴近数据通路的缓存或缓冲。外部 DDR 容量更大，但访问需要经过控制器并受外部接口时序与仲裁影响。二者不是简单的容量替代关系：还应比较访问延迟、持续带宽、端口需求、功耗和板级设计成本。
理解片上 RAM 可参阅 FPGA 片上存储器入门；需要处理速率差异或数据积压时，可参阅 FPGA FIFO 入门。